برچسب: پاورپوینت در مورد روش های توصیف یا مدلسازی مدارهای دیجیتال در VHDL

دانلود پاورپوینت با موضوع  روش های توصیف یا مدلسازی مدارهای دیجیتال در VHDL مبحث توصیف رفتاری،

در قالب ppt و در 13 اسلاید، قابل ویرایش.

توصیف یا مدلسازی مدارهای دیجیتال به صورت رفتاری (Behavioral)
توصیف یا مدلسازی رفتاری یک سیستم دیجیتال به صورت الگوریتمی است.
اساس مدلسازی رفتاری ساختار پردازه (process) است.
عبارات داخل process به صورت پشت سر هم، به ترتیب نوشتن
آنها در process اجرا می شوند.
دستور process در مدلسازی رفتاری
امکان استفاده از جملات ترتیبی برای توصیف یک سیستم را می دهد.
داخل architecture یک برنامه VHDL  بعد از begin تعریف می شود.
معادل یک دستور همروند محسوب می شود. بنابراین اگر چندین process  در یک برنامه VHDL  موجود باشد همه آنها به صورت همزمان با هم اجرا می شوند.
جملات داخل آن به صورت ترتیبی اجرا می شود.
اصولاً برای توصیف مدارات ترتیبی است اگرچه می توان برای مدارات ترکیبی نیز استفاده نمود.
عبارات شرطی با دستور if در process
مثال3: برنامه VHDLای به صورت behavioral با دستور if برای فلیپ فلاپ D بنویسید، به طوریکه اگر ورودی rst (ریست آسنکرون) برابر 1 شود، خروجی q مساوی 0 شود، در غیر اینصورت در لبه ی بالارونده ی پالس ساعت اطلاعات ورودی d به خروجی q منتقل می شود.

دانلود پاورپوینت با موضوع روش های توصیف یا مدلسازی مدارهای دیجیتال در VHDL،

در قالب ppt و در 6 اسلاید، قابل ویرایش.

مدل کردن تاخیر در VHDL
مدل کردن تاخیر در VHDL با عبارت after به دو صورت است:
الف: تاخیر لَختی (inertial)
ب: تاخیر انتقال (transport)
پیش فرض همان تاخیر لَختی است ولی در صورتی که تاخیر انتقال مورد نظر باشد باید با ذکر کلمه transport آن را مشخص نمود.
تاخیرلَختی(inertial)
در
این مدل مقدار جدید ورودی باید به اندازه تاخیر ذکر شده در دستور انتساب
سیگنال مقدار خود را حفظ کند. بعنوان مثال برای مدل کردن تاخیر گیت AND می
توان نوشت:
Y1 <= A and B after 10ns;
یعنی A را با B، AND  کن و بعد از تاخیر 10ns به خروجی y1 بده.
تاخیرانتقال(transport)
تاخیر
transport مقدار تاخیر در یک سیم را مدل می کند و عرض پالس ورودی در آن
اثری ندارد و هیچ سیگنالی حذف نمی شود، بلکه بعد از یک تاخیر، عیناً انتشار
می یابد:
Y2 <= Transport (A and B ) after 10ns;
AND  سیگنالهای A و B به خروجی y2، عیناً کن و بعد از تاخیر 10ns منتقل می شود.
مثال: با توجه به برنامه زیر، شکل موج های خروجی را کامل کنید.
Entity  halfadder   is
    port( x, y : in  bit;
sum,  carry: out  bit);
End    halfadder;
Architecture   dataflow   of    halfadder   is
     signal   s1, s2 : std_logic;
begin
s1 <=  x   xor  y  after  2ns;
s2 <=  x  and  y  after  2ns;
sum  <= transport  s1  after  5ns;
carry <= transport s2  after  5ns;
End  dataflow;